SynDEx-Ic

Présentation

SynDEx-Ic est un logiciel d'aide au prototypage  rapide d'applications temps réel qui permet la synthèse automatique de circuits ASIC et de circuits reconfigurables de type FPGA.  C'est un logiciel  libre développé à l'ESIEE par l'équipe "Conception d'architecture" du laboratoire A2SI, c'est une extension du logiciel SynDEx  de l'INRIA.

 Les architectures matérielles supportées actuellement par SynDEx sont des architectures de type "multiprocesseurs hétérogènes" (architectures basées sur des composants programmables à jeux d'instruction figé de type microprocesseurs, microcontrôleur, DSP, station de travail, utilisation d'ASIC dédiés). En générant du VHDL synthétisable, SynDEx-Ic, quand à lui, permet de couvrir les architectures basées sur des circuits dédiés de type ASIC et/ou FPGA.


SynDEx implémente la méthodologie Adéquation Algorithme Architecture développée à l'INRIA. Les travaux issus de deux thèses en collaboration avec l'INRIA (Ailton Dias, Linda Kaouane) ont permis d'étendre cette méthodologie aux architectures à base de circuits (reconfigurables ou non) : l'algorithme à implanter est spécifié sous la forme d'un graphe flot de données conditionné factorisé hiérarchique saisi à l'aide de l'interface graphique du logiciel. L'objectif est de trouver hors-ligne (i.e. avant l'exécution) une implantation de l'algorithme qui respecte une contrainte de latence donnée (durée d'exécution) tout en étant implantable sur le circuit ciblé (en terme de ressources utilisées, par exemple le nombre de CLB pour un FPGA).  Pour cela nous avons choisi de travailler sur la factorisation, c'est à dire dérouler plus ou moins les boucles : plus une boucle est déroulée, plus il y a de parallélisme, plus il est possible de diminuer la latence, mais en contrepartie la surface nécessaire à son implantation augmente. Il s'agit donc d'explorer les boucles et boucles imbriquées de façon à trouver pour chaque boucle le taux de défactorisation (taux de déroulage) qui  permet de respecter les contraintes d'exécution données. Comme il est impossible d'explorer toutes les possibilités de défactorisation dans des temps raisonnables, il faut utiliser des méthodes approchées basées sur des heuristiques. Nous avons développé plusieurs heuristiques capable de rechercher des taux de déroulage de boucles permettant de faire tenir l'application dans le circuit (contrainte de surface) tout en respectant la contrainte de latence spécifiée. Il s'agit d'heuristiques gloutones couplées avec des heuristiques de recuit simulé. Le résultat de l'heuristique est ensuite transformé en un code VHDL directement synthétisable pour être exécuté sur le composant cible ou bien pour être simulé.

Le schéma  ci-dessous illustre les différentes étapes du processus  de prototypage avec  SynDEx-Ic :

1. Spécification :
   
• de l'algorithme à implanter à l'aide d'un graphe flot de données conditionné factorisé hiérarchique. Ce type de graphe permet de mettre en évidence le parallélisme disponible de l'application. Ce formalisme permet de spécifier des traitements répétitifs comme on le fait classiquement avec les boucles des langages de programmation séquentiels, ce type de graphe permet aussi de spécifier des tests sur des valeurs (tests de conditions). La hiérarchie permet de spécifier chaque sommet du graphe par un sous-graphe permettant de développer des modules réutilisables et faciliter la compréhension d'un algorithme par encapsulation des détails fins,
  
• de la contrainte de latence de l'application,
  
• des caractéristiques du composant cible utilisé. Pour chaque élément du graphe de l'algorithme il faut définir sa latence et la quantité de ressources (par exemple le nombre de CLB) nécessaires à son implémentation matérielle sur le composant cible. Ces valeurs peuvent provenir de bibliothèques ou de mesures.
2. Choix et exécution d'une des heuristiques de SynDEx-Ic. Selon le niveau d'optimisation exigé et le temps disponible du concepteur, deux familles d'heuristique sont disponibles :
   
• les heuristiques gloutonnes essaient de trouver rapidement (quelques secondes à quelques minutes) une implantation qui respecte les contraintes données. Cependant ce type d'heuristique peut passer à côté de solutions meilleures,
• les heuristiques de recuit simulé sont plus lentes (quelques minutes à quelques heures) car elles explorent plus de solutions ce qui permet des optimisations plus fines.
3. Affichage de la prédiction de performance : ceci permet d'afficher les choix de défactorisation effectués par l'heuristique choisie et les durées d'exécutions calculées.
4. Synthèse automatique du code VHDL correspondant aux choix d'implantation de l'heuristique. SynDEx-Ic génère l'ensemble du code VHDL nécessaire à l'exécution de l'algorithme spécifié initialement sous forme de graphe. Pour cela il a besoin, bien sûr, du code VHDL de chaque sommet du graphe, mais il est capable de synthétiser toute la partie de contrôle des partie répétées du graphe (boucles) et des parties conditionnées. Notons que nous générons un contôle réparti plutôt qu'un contrôle centralisé ce qui permet de rapprocher les unités dépendantes et ainsi minimier les surcout dû au routage et contrairons aux approches classiques notre chemin de contrôle n'est pas une machine à états monolithiques mais au contraire un ensemble de circuits combinatoires simples synthétisés automatiquement.
5. Une fois le code généré, il est possible de simuler (étape 5) ou implanter ce code (étape 6) dans un FPGA.